차세대 하이엔드 FPGA, Stratix 10의 혁신적인 Hyperflex 아키텍쳐 집중탐구
2015-12-01 08:30~12:00
ALTERA / 나희석 차장
장*영2015-12-01 오전 11:44:34
최대 몇 Gbps까지 설계 가능한가요? 10Gbps급도 가능한가요?altera32015.12.01
Device 군에 따라 다르지만 GXT 30Gbps , GX Device는 17.4Gbps 까지 가능합니다. 10Gbps도 당연히 가능합니다.서*준2015-12-01 오전 11:44:08
하이퍼관련 레지스터들은 유저가 타이밍을 분석해서 수동으로 추가 해 주어야 하나요? 아니면 툴의 옵션을 선택하면 자동으로 툴에서 레지스터를 추가해서 fmax를 향상시키나요?altera22015.12.01
Tool의 design guide 에 맞춰 단계별로 opmization을 수행해야 하고, retiming 은 quarrus option 만으로 자동으로 진행 됩니다.서*준2015-12-01 오전 11:43:49
로직에서 피드백 루프를 사용하고 있는지 툴에서 쉽게 확인할 수 있나요?altera32015.12.01
프로젝트 생성하시고 Compile 하시면 Report 확인 할 수 있고요 Report Category 중에 Hyper Retimer report에서 확인 가능하십니다.장*영2015-12-01 오전 11:41:29
Gbps급 Sedes 및 PLL 을 설계하려 하는데요. 이 FPGA로 가능한가요?altera32015.12.01
네 설계 가능합니다.윤*선2015-12-01 오전 11:36:45
quartus 15.1에서만 사용이 가능한 기능인가요?altera22015.12.01
현재 15.0부터 fast forward compile을 이용할 수 있고, 그 기능을 활성화 시켜 주셔야 하고, 라이센스가 필요합니다.서*준2015-12-01 오전 11:35:03
fast forward compile 는 stratix 10 디바이스에서만 사용할 수 있나요?altera32015.12.01
네 맞습니다.윤*선2015-12-01 오전 11:30:05
내부에서 사용하는 최대 클럭 속도는 얼마나 가능한가요?altera32015.12.01
사용자 로직에 따라 다릅니다. 다만, 기존 Device 를 참고하면, 500Mhz 정도 target이 가능할 것으로보입니다.서*준2015-12-01 오전 11:25:19
하이퍼관련 레지스터들은 유저가 타이밍을 분석해서 수동으로 추가 해 주어야 하나요? 아니면 툴의 옵션을 선택하면 자동으로 툴에서 레지스터를 추가해서 fmax를 향상시키나요?altera22015.12.01
Hyper register는 tool이 자동으로 추가하거나 적당한 위치에 fitting을 합니다. 하지만 여기서 Hyper register를 사용하기 위한 조건에 만족시켜야 합니다.서*준2015-12-01 오전 11:17:29
32개의 데이터 버스에서 버스신호들의 skew와 fmax를 쉽게 확인 가능한가요? 하이퍼 레이지스터가 각 데이터 버스에 삽입되어 있는지 여부를 확인할 수 있나요?altera32015.12.01
skew 및 fmax는 TimeQuest를 통해 확인이 가능하시며, 삽입여부는 Chip Planner 를 통해 확인 가능합니다.무명2015-12-01 오전 11:12:46
오늘 강의 내용중에 인텔의 14nm tri-gate를 기반으로 한 혁신적인 Hyperflex 아키텍처를 사용한다고 하셨는데요, "Hyperflex 아키텍처"에 관하여 좀더 자세한 설명을 요청 드립니다, 올 한해도 수고 많으셨습니다, 감사합니다.altera22015.12.01
오늘 준비한 세미나 내용이 Hyperflex 에 대해 잘 설명되었다고 생각됩니다. Hyperflex의 핵심은 Routing Path에 hyper register가 무수히 많이 있어서 retiming, pipeline를 더욱 효과적으로 할 수 있는 구조입니다.
